[논리회로] (7) - 멀티플렉서, 디코더, 프로그래머블 논리소자

 

 

 

🧐 멀티플렉서 (Multiplexer)

멀티플렉서(혹은 데이터선택기, MUX)는 데이터입력들과 제어 입력들을 가지고 있습니다.

제어 입력은 데이터입력들 중 하나를 선택하여 출력단과 연결하는 데 사용됩니다.

 

위 그림은 2-to-1 멀티플렉서와, 그와 등가인 스위치를 나타냅니다.

 

입력을 다음과 같이 둔다면,

$$제어입력 \;\; A, \;\; 데이터 \; 입력 \;\; I_0, I_1$$

A가 0일 때 스위치는 상단에 위치하고 멀티플렉서의 출력 Z는 I0이 됩니다.

마찬가지로 제어입력 A가 1일 때, 스위치는 하단에 위치하고, 멀티플렉서의 출력 Z는 I1이 됩니다.

 

다시 말하면 멀티플렉서는 데이터 입력들( I(0), I(1) )중 하나를 선택하고 출력에 연결시키는 스위치와 같은 역할을 합니다.

따라서 2-to-1 멀티플렉서의 논리식은 다음과 같습니다.

$$Z = A'I_0 + AI_1$$

 

 

멀티플렉서는 다음과 같은 형태를 가집니다.

$$2-to-1, \;4-to-1, \;8-to-1, \;...,\; 2^{n}-to-1$$

 

또한 제어 입력의 수는 다음과 같습니다.

$$ 2^{n}-to-1\; MUX의 \;\; 제어 \;입력의 \;수\;:\; n$$

 

위 사진에서 나온 식에 주목할 필요가 있습니다.

일반적으로 n개의 제어 입력을 가진 MUX는 2^n개의 데이터 입력 중 하나를 선택하는 데 사용할 수 있습니다.

n개의 제어 입력과 2^n개의 데이터 입력을 가진 멀티플렉서의 출력식은 다음과 같습니다.

$$Z = \sum_{k=0}^{2^{n}-1}m_kI_k$$

(m은 제어변수의 최소항(minterm)이며, I는 데이터 입력입니다.)

 

 

 

 

 

 

 

 

 

🧐 Quad Multiplexer (4중 멀티플렉서)

위 그림은 4개의 2-to-1 MUX가 2개의 4-bit 데이터 워드 중 하나를 어떻게 선택하는가를 나타냅니다.

1개의 제어 입력 A가 4개의 MUX의 상태를 제어하므로, Quad Multiplexer라고 합니다.

 

공통된 기능을 수행하는 여러 개의 논리신호가 버스를 형성하기 위해 함께 그룹화될 수 있습니다.

위의 예시를 그룹지어 표현하면 아래와 같이 표현됩니다.

제어입력 A가 0이면 X가 Z에 전달되고, A가 1이면 Y가 Z에 전달됩니다.

 

 

 

 

 

 

 

 

 

 

🧐 MUX with Enable(인에이블)

멀티플렉서의 입력값이 출력으로 전달될 때, 입력값이 반전되어 전달되는 경우가 있을 수 있습니다.

위와 같은 두 종류의 멀티플렉서를 구별하기 위하여 반전이 없는 출력을 가진 멀티플렉서는 액티브 하이(Active high) 상태 출력을 가진다고 하고, 출력이 반전되는 멀티플렉서는 액티브 로우(Active low) 상태를 가진다고 합니다.

 

또 다른 종류의 멀티플렉서는 인에이블(enable)이라 불리는 다른 입력을 하나 더 가집니다.

인에이블 신호 E는 각 멀티플렉서의 입력에 추가로 연결되며, E가 0일 때 게이트의 입력과 제어 입력들에 무관하게 출력값 Z는 0이 됩니다.

하지만 E가 1인 경우 이는 평범한 멀티플렉서로 동작합니다.

 

사실 방금 등장했던 Active high와 Active low 용어는 인에이블 입력의 경우에도 그대로 적용할 수 있습니다.

위에서 설명했던 인에이블은 Activce high입니다.(입력값이 반전되지 않기 때문에)

 

그러나 인버터가 E의 입력에 삽입되면, 멀티플렉서로 동작하기 위해서는 E는 0의 값을 가져야 하며, 이 경우 인에이블은 Active low로 동작합니다.

 

인에이블 입력을 가진 멀티플렉서는 4가지 종류로 구분할 수 있습니다.

Active high, Active low 출력이 가능하고, 또한 Active high, Active low 인에이블 입력도 가능합니다.

 

아래는 위에서 언급한 4가지 종류의 MUX중 Active high 상태의 출력을 갖는 2가지 MUX를 보여줍니다.

출력에 반전이 없으므로, Active High 상태의 '출력'을 가진다

 

 

 

 

 

 

 

 

 

 

 

🧐 3-상태 버퍼 (3- state buffers)

디지털시스템의 성능을 저하시키지 않기 위해서는 게이트의 출력을 제한된 수의 소자 입력에만 연결할 수 있습니다.

단순 버퍼는 게이트 출력의 구동능력을 향상시키기 위해 사용될 수 있습니다.

 

2개 이상의 게이트 또는 다른 소자들의 출력들이 서로 직접 연결된다면 정상상태에서 논리회로는 올바르게 동작하지 않습니다.

예를 들어 하나의 게이트 출력값이 0이고, 또 다른 게이트의 출력 값이 1일때, 이 두 출력이 서로 연결되었다면 결과 출력전압은 0이나 1로 뚜렷이 구분되지 않는 중간 값을 가지게 됩니다. 출력들이 서로 연결된다면 어떤 경우에는 게이트가 손상을 입을 수도 있습니다.

 

3-상태 버퍼(Three- state Buffers)의 사용은 2개 이상의 게이트나 다른 논리소자들의 출력을 서로 연결시킬 수 있게 합니다.

위 그림은 3상태 버퍼와 논리적 등가 모델을 나타냅니다.

이곳에서 B는 인에이블(enable)입력이며, B가 1일 때, 출력 C는 A와 같고, B가 0일 때, 출력 C는 개방회로(전력이 없어서 저항값이 무한대)의 역할을 합니다.

B가 0이라면 이 회로는 높은 저항과 임피던스로 인하여 전류의 흐름을 막기 때문에 이것을 높은 임피던스상태(high-impedance, Hi-Z)합니다.

위 그림은 3-상태 버퍼의 4가지 종류를 나타낸 그림입니다.

Z라는 심볼은 높은 임피던스를 나타냅니다.

 

 

 

 

 

🌱 3상태 버퍼와 동등한 MUX

3-상태 버퍼를 가지고 MUX와 논리적으로 동등하게 구현할 수 있습니다.

위 그림에서 B = 0 일 때, 위쪽 버퍼가 동작가능 상태가 되어서 D = A가 됩니다.

마찬가지로 B = 1일 때에는 아래쪽 버퍼가 동작가능 상태가 되어서 D = C가 됩니다.

이는 논리식으로 다음과 같습니다.

$$D = B'A + BC$$

그리고 이것은 데이터 입력이 A, C이고, 제어 입력이  B, 출력이 D인 2-to-1 MUX와 논리적으로 동등합니다.

 

 

 

 

 

 

 

 

 

🧐 디코더와 인코더 (Decoder & Encoder)

디코더는 입력 변수들의 최소항(minterm)을 생성하는 기능을 가지고 있습니다.

예를 들어 3개의 입력 변수가 있는 디코더는 다음과 같습니다.

이 디코더는 3개의 입력변수를 가진 함수의 모든 최소항(minterm)을 생성합니다.

입력변수값의 각 조합에 대해 정확하게 출력선 중 하나만이 1이 됩니다.

 

 

일반적으로 n-to-2^n라인 디코더는 n개의 입력변수를 가지는 2^n개의 최소항을 생성합니다.

 

비반전 출력의 경우

$$y_i = m_i = M_i',    \;\;\;\;\;\;\;\;\;\;  i=0. \;\;  to \;\; 2^{n}-1$$

 

반전 출력의 경우

$$y_i = m_i' = M_i,    \;\;\;\;\;\;\;\;\;\;  i=0. \;\;  to \;\; 2^{n}-1$$

 

여기서 m은 n개의 입력변수의 최소항(minterm)이고 M은 최대항(maxterm)입니다.

 

n입력 디코더는 n개의 변수들의 모든 최소항을 생성하기 때문에 n-변수 함수는 디코더로부터 제공되는 선택된 최소항 출력들을 OR함으로써 구현될 수 있습니다.

 

 

 

인코더는 디코더의 역함수입니다.

위 그림은 8-to-3  인코더입니다.

3-to-8 디코더의 입력과 출력이 반대인 것을 알 수 있습니다.

 

 

 

 

🌱 우선순위 인코더

우선순위 인코더는 입력 y(i)가 1이면, 그 결과가 i와 같은 이진수가 되는 인코더입니다.

예를 들어 y(3)이 1이면, 그 결과는 3이고, 3bit 이진수로는 (011)이 됩니다.

만약 하나 이상의 input(즉 y)가 1이면, 결과는 우선순위에 따라 정의됩니다.

만약 아무런 입력도 1이 아닌 경우, 즉 모든 입력이 0인 경우, abc의 출력은 정의되지 않습니다.

 

우선순위 인코더의 예시는 아래와 같습니다.

 

 

 

 

 

 

 

 

 

 

 

🧐 읽기전용 메모리 (Read Only Memory, ROM)

읽기전용 메모리(ROM)은 2진 데이터 배열을 저장하기 위해 상호 연결된 반도체 소자의 배열로 구성됩니다.

이름처럼 일단 2진 데이터가 ROM에 저장되면, 읽기만 가능하고 변경은 불가능합니다.

위 그림은 3개의 입력선과 4개의 출력선을 가진 ROM입니다.

입력이 3개이므로, 그 출력의 결과는 8가지(2의 3승)의 경우가 나올 수 있습니다.

이때 ROM에 저장되는 각각의 출력 패턴을 워드(word)라고 합니다.

 

n개의 입력선과 m개의 출력선을 가진 ROM은, 2^n개의 워드(word)의 배열로 구성되며, 각 워드는 m비트의 길이를 가집니다.

그리고 해당 ROM의 크기를 다음과 같이 표기합니다.

$$ROM \;\; 2^{n} \;\; Words \;\; \times \;\; m \;\; Bits$$

 

 

 

 

 

🌱 ROM의 구조

ROM은 위 그림과 같이 디코더와 메모리 배열로 구성됩니다.

n개의 0과 1의 패턴이 디코더 입력에 입력되면, 디코더의 출력 중 하나가 1이됩니다.

디코더의 출력은 메모리 배열로 전달되어, 메모리 배열의 워드 하나를 선택하고, 이 워드에 저장되어 있는 비트 패턴이 메모리 출력선으로 전송됩니다.

 

 

ROM의 내용은 보통 진리표로부터 정해지며, 진리표 출력부의 0과 1은 ROM의 메모리 배열에 스위칭 소자가 존재하는지 생략되는지에 대응됩니다. (0이면 생략, 1이면 존재)

 

 

 

 

 

 

 

 

 

🧐 프로그래머블 논리소자 (Programmable Logic Devices)

프로그래머블 논리소자는 다양한 논리 함수를 제공하도록 프로그램이 가능한 디지털 회로의 일반적인 이름입니다.

 

 

 

🌱 프로그래머블 로직어레이 (Programmable Logic Array, PLA)

프로그래머블 로직어레이는 ROM과 동일한 기본기능을 수행합니다.

n개의 입력과 m개의 출력을 가지는 PLA는 n개의 변수를 가진 m개의 함수를 구현할 수 있습니다.

PLA의 내부 조직은 ROM의 조직과 다릅니다. 디코더는 입력변수의 선택된 곱항(product term)을 실현시키는 AND배열로 대체됩니다.

OR 배열은 출력합수를 형성하는 데 필요한 곱항들을 OR 시키므로 PLA는 논리곱의 합 표현을 구현합니다.

반면에 ROM은 직접적으로 진리표를 구현합니다.